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    • 专利摘要:
    本發明提供之數位-類比轉換器係利用以NMOS場效電晶體為基礎之緩衝器來緩衝一對互補的數位信號並輸出一對同等快速上升/快速下降之互補信號，以同時驅動單位電路中的差動PMOS電晶體對，使單位電路輸出一類比信號。該數位-類比轉換器包含一閂鎖電路與一單位電路。該閂鎖電路包含以NMOS場效電晶體為基礎之緩衝器，並且能接收一第一數位信號與一時脈信號、並根據該時脈信號透過該以NMOS場效電晶體為基礎之緩衝器輸出一第二數位信號，以表示該第一數位信號。該單位電路被耦接為接收該第二數位信號並輸出代表該第一數位信號之一類比信號。
    公开号:TW201312949A
    申请号:TW101121173
    申请日:2012-06-13
    公开日:2013-03-16
    发明作者:Bernard Ginetti
    申请人:Mstar Semiconductor Inc；
    IPC主号:H03K3-00
    专利说明:
    用於高速低解析度之電流控制數位-類比轉換器之NMOS緩衝器
    本發明與數位-類比轉換器相關，並且尤其與高速、低解析度之電流控制數位-類比轉換器相關。
    值此數位時代，大量資訊以數位信號的形式透過網路被傳送、儲存，其應用廣及數位電視、無線裝置之串流式多媒體、線上遊戲等各種領域。雖然數位信號的傳送和儲存相當容易，對許多與人類感知相關的應用或其他非數位的系統來說，將數位信號轉換為類比信號仍是相當必要的工作。
    目前有些電視傳播系統是透過數種不同的高頻信號傳遞電視信號，其中的調變器和解調器因此需支援多種載波頻率。此類載波信號的頻率範圍在數十到數百兆赫之間；由於其中最低頻信號的一次諧波可能相當接近最高頻信號，因此需要良好的重建濾波器(reconstruct filter)。電流控制數位-類比轉換器(current steering digital-to-analog converter)因具有高速、低解析度的特性，在此頻率範圍內是效率較佳的數位-類比轉換器架構。電流控制數位-類比轉換器通常係利用電流源，針對數位碼中的每個位元提供一精準的電流或電壓，再將這些電流或電壓加總，產生一轉換後類比信號。
    由於具高精準度的電流源相當昂貴，針對n位元數位碼，普遍的做法是利用一測溫解碼器(thermometric decoder)與2n-1個相同之單位電路的組合來進行數位-類比轉換：此電路可改善差動非線性度(differential nonlinearity)並將突波(glitch)能量最小化。舉例而言，八位元數位-類比轉換器可包含一八位元測溫解碼器，其255個輸出位元各自控制一單位電流源。
    基於以下幾個理由，以閂鎖器暫存各單位電路之輸入端之測溫碼是必要的。首先，解碼器的255個輸出位元之狀態不容易同時趨於穩定；在以類比信號振幅調變時脈相位的系統中，此問題可能會導致錯誤的調變結果。其次，就針對包含列信號和欄信號之輸入碼進行兩階段解碼的電路而言，上述問題可能會引發時脈饋通(clock feedthrough)的狀況，且當列信號和欄信號未對齊，可能會導致巨大的突波。再者，將時脈源與該等單位電路之輸出端間的邏輯電路總延遲最小化，才能降低單位電路陣列中因不匹配產生的變異，並降低正比於延遲時間的信號抖動(jitter)。
    因此，典型的電流控制數位-類比轉換器包含一測溫解碼器、2n-1個閂鎖器(latch)和2n-1個單位電流電路。閂鎖器係用以暫存測溫碼並驅動各單位電流電路中成對的差動P型金氧半導體(PMOS)場效電晶體提供輸出類比信號。
    圖五呈現了常用在傳統電流控制數位-類比轉換器中的閘控D型閂鎖器505。電路510為閂鎖器505的實施方式範例。只要輸入信號D在致能信號E(例如時脈信號)出現升緣之前即達穩定，閂鎖器505便能提供控制單位電流電路中之電晶體為導通/不導通時所需之切換對稱性。閂鎖器505之輸出信號Q及QB具有先斷後連(break-before-make)的特性，也就是一輸出信號開始下降的時間點會早於另一輸出信號開始上升的時間點，使兩輸出信號必相交於一低跳脫點(trip-point)。這種特性可保證單位電流電路內的差動PMOS電晶體對在切換過程中總有電流通過，因而能將突波最小化，並避免串接的PMOS電晶體進入不飽和狀態。
    然而，傳統電流控制數位-類比轉換器中的閂鎖器存在輸出信號爬升過慢的問題。如電路510所示，輸出端反相器中的PMOS電晶體必須被設計為弱於在切換期間會與該PMOS電晶體競爭的串接NMOS電晶體(尤其在NMOS電晶體較慢且PMOS電晶體較快的情況下)。前述跳脫點因此會在相當長的延遲後才出現。此外，只要另一個輸出電位尚未被拉高到足以使相對的PMOS電晶體被關閉，該組NMOS電晶體便無法將一輸出電位拉降至零。這個情況會導致應被拉降之輸出信號的降緣結束點相當晚才出現。再者，由於PMOS電晶體被刻意設計為較慢，輸出信號的上升速度亦不快。因元件不匹配的關係，各單位電流電路出現跳脫點的電壓值和時間常差異甚大。
    閂鎖器(例如閂鎖器510)最好不要有直接負載；當其負載超過某個門檻值，可加上緩衝器，以縮小閂鎖器尺寸、提高速度、降低耗電量，並最小化尾電流(tail current)的峰值寬度。圖五中的呈現的閂鎖電路520包含單級反相之緩衝器，閂鎖電路530則包含雙級非反相之緩衝器。
    就閂鎖電路520而言，加上單級緩衝器使輸出信號Q和QB的特性變為先連後斷(make-before-break)，導致後續單位電路在每次切換期間都會出現短暫的無電流狀況，因而造成相當大的突波。若欲使經過單級緩衝器後的輸出信號Q和QB為先斷後連，閂鎖器本身需具有先連後斷的特性，例如改以PMOS電晶體取代閂鎖器520下方的NMOS電晶體。然而，這種修改方案會迫使兩個交叉耦接反相器中的NMOS電晶體與兩個串接的PMOS對抗。若PMOS大約四倍弱於NMOS，會使得時脈信號E在具有相同切換速度的情況下必須負荷四倍的負載，相當不理想。另一方面，採用閂鎖電路530之負載門檻值遠高於採用閂鎖電路510之負載門檻值，並不實際。
    為解決上述問題，本發明提出之數位-類比轉換器係利用以NMOS場效電晶體為基礎之緩衝器來緩衝一對互補的數位信號並輸出一對同等快速上升/快速下降之互補信號，以同時驅動單位電路中的差動PMOS電晶體對；單位電路係用以為電流控制數位-類比轉換器輸出一類比信號。
    於根據本發明之一具體實施例中，一數位-類比轉換器包含一閂鎖電路與一單位電路。該閂鎖電路包含以NMOS場效電晶體為基礎之緩衝器，並且能接收一第一數位信號與一時脈信號、並根據該時脈信號透過該以NMOS場效電晶體為基礎之緩衝器輸出一第二數位信號；該第二數位信號與該第一數位信號相關。該單位電路被耦接為接收該第二數位信號並輸出代表該第一數位信號之一類比信號。
    於一實施例中，該閂鎖電路可包含一閂鎖器及該以NMOS場效電晶體為基礎之緩衝器。該閂鎖器係用以接收該第一數位信號及該時脈信號，並根據該時脈信號輸出該第一數位信號及一反相第一數位信號。該反相第一數位信號與該第一數位信號彼此反相。該以NMOS場效電晶體為基礎之緩衝器被耦接為自該閂鎖器接收該第一數位信號與該反相第一數位信號，並輸出一緩衝後第一數位信號與一緩衝後反相第一數位信號。該緩衝後反相第一數位信號與該緩衝後第一數位信號彼此反相，且該緩衝後第一數位信號或該緩衝後反相第一數位信號為該第二數位信號。
    於一實施例中，該以NMOS場效電晶體為基礎之緩衝器包含一第一組NMOS電晶體與一第二組NMOS電晶體。該第一組NMOS電晶體包含串接於一第一電壓源與一第二電壓源間之第一NMOS電晶體和第二NMOS電晶體。該第一電壓源之電位不同於該第二電壓源之電位。該第二組NMOS電晶體包含串接於該第一電壓源與該第二電壓源間之第三NMOS電晶體和第四NMOS電晶體。更明確地說，該第一NMOS電晶體之源極耦接至第一電壓源，該第二NMOS電晶體之汲極耦接至第二電壓源。該第三NMOS電晶體之源極耦接至第一電壓源，該第四NMOS電晶體之汲極耦接至第二電壓源。該第一NMOS電晶體之閘極與該第四NMOS電晶體之閘極彼此耦接且自該閂鎖器接收該反相第一數位信號。該第二NMOS電晶體之閘極與該第三NMOS電晶體之閘極彼此耦接且自該閂鎖器接收該第一數位信號。一第一節點係耦接至該第一NMOS電晶體之汲極與該第二NMOS電晶體之源極，用以輸出該緩衝後第一數位信號。一第二節點係耦接至該第三NMOS電晶體之汲極與該第四NMOS電晶體之源極，用以輸出該緩衝後反相第一數位信號。
    於一實施例中，單位電路包含一對差動PMOS場效電晶體，其中包含一第一PMOS電晶體及一第二PMOS電晶體。該第一PMOS電晶體之源極耦接至一電流源。該第一PMOS電晶體之汲極耦接至一第一負載。該第一PMOS電晶體之閘極被耦接為接收該緩衝後第一數位信號。該第二PMOS電晶體之源極耦接至該電流源。該第二PMOS電晶體之汲極耦接至一第二負載。該第二PMOS電晶體之閘極被耦接為接收該緩衝後反相第一數位信號。
    於一實施例中，該數位-類比轉換器進一步包含一測溫解碼器電路，用以接收一n位元二元碼，並於根據該n位元二元碼轉換為該第一數位信號後，將該第一數位信號輸出至該閂鎖電路。
    於另一實施例中，一數位-類比轉換器包含一測溫解碼器電路及複數個單位電路。該測溫解碼器電路係用以接收一n位元二元碼，並將該n位元二元碼轉換為代表該n位元二元碼之複數個數位信號。該複數個單位電路中之至少一單位電路包含一閂鎖電路及一對差動PMOS場效電晶體。該閂鎖電路被耦接為接收一時脈信號與該複數個數位信號中之一數位信號做為一第一數位信號。該閂鎖電路包含一以NMOS場效電晶體為基礎之緩衝器，用以根據該時脈信號輸出一緩衝後第一數位信號與一緩衝後反相第一數位信號。該緩衝後反相第一數位信號與該緩衝後第一數位信號彼此反相。該對差動PMOS場效電晶體包含一第一PMOS電晶體與一第二PMOS電晶體。該第一PMOS電晶體之切換受該緩衝後第一數位信號控制，該第二PMOS電晶體之切換受該緩衝後反相第一數位信號控制，藉此使該對差動PMOS場效電晶體輸出一類比信號，以代表該第一數位信號。
    於一實施例中，該閂鎖電路包含一閂鎖器及該以NMOS場效電晶體為基礎之緩衝器。該閂鎖器係用以接收該時脈信號，並自該測溫解碼器電路接收該複數個數位信號中之一數位信號做為一第一數位信號，並根據該時脈信號輸出該第一數位信號與一反相第一數位信號。該反相第一數位信號與該第一數位信號彼此反相。該以NMOS場效電晶體為基礎之緩衝器被耦接為自該閂鎖器接收該第一數位信號與該反相第一數位信號，並輸出一緩衝後第一數位信號與一緩衝後反相第一數位信號。該緩衝後反相第一數位信號與該緩衝後第一數位信號彼此反相，且該緩衝後第一數位信號或該緩衝後反相第一數位信號為該第二數位信號。
    於一實施例中，該以NMOS場效電晶體為基礎之緩衝器包含一第一組NMOS電晶體和一第二組NMOS電晶體。該第一組NMOS電晶體包含串接於一第一電壓源與一第二電壓源間之第一NMOS電晶體和第二NMOS電晶體。該第一電壓源之電位不同於該第二電壓源之電位。該第二組NMOS電晶體包含串接於第一電壓源與第二電壓源間之第三NMOS電晶體和第四NMOS電晶體。更明確地說，該第一NMOS電晶體之源極耦接至第一電壓源，該第二NMOS電晶體之汲極耦接至第二電壓源。該第三NMOS電晶體之源極耦接至該第一電壓源，該第四NMOS電晶體之汲極耦接至該第二電壓源。該第一NMOS電晶體之閘極與該第四NMOS電晶體之閘極彼此耦接且自該閂鎖器接收該反相第一數位信號。該第二NMOS電晶體之閘極與該第三NMOS電晶體之閘極彼此耦接且自該閂鎖器接收該第一數位信號。一第一節點係耦接至該第一NMOS電晶體之汲極與該第二NMOS電晶體之源極，用以輸出該緩衝後第一數位信號。一第二節點係耦接至該第三NMOS電晶體之汲極與該第四NMOS電晶體之源極，用以輸出該緩衝後反相第一數位信號。
    於另一實施例中，一數位-類比轉換器包含單位電路、閂鎖電路及緩衝電路。該單位電路包含耦接於一電流源與一負載間之一對差動PMOS場效電晶體。該對差動PMOS電晶體包含一第一PMOS電晶體與一第二PMOS電晶體。當該第一PMOS電晶體與該第二PMOS電晶體係由一對互補信號驅動，該對差動PMOS場效電晶體輸出相對應之一類比信號。該閂鎖電路係用以接收並閂鎖一數位信號，並且根據一時脈信號輸出對應於被閂鎖之該數位信號之一對互補數位信號。該緩衝電路係耦接於該閂鎖電路與該對差動PMOS場效電晶體之間，用以緩衝該對互補數位信號，並輸出一對同等快速上升/快速下降之互補信號，以同時驅動該第一PMOS電晶體與該第二PMOS電晶體輸出該類比信號。
    於一實施例中，該緩衝電路包含一以NMOS場效電晶體為基礎之緩衝器，用以緩衝來自該閂鎖電路之該對互補數位信號，並輸出該對同等快速上升/快速下降之互補信號。
    於一實施例中，該以NMOS場效電晶體為基礎之緩衝器包含一第一組NMOS電晶體及一第二組NMOS電晶體。該第一組NMOS電晶體包含一第一NMOS電晶體及一第二NMOS電晶體，該第一組NMOS電晶體係串連於一第一電壓源與一第二電壓源之間。該第一電壓源之電位不同於該第二電壓源之電位。該第二組NMOS電晶體包含一第三NMOS電晶及一第四NMOS電晶體。該第二組NMOS電晶體係串連於該第一電壓源與該第二電壓源之間。該第一NMOS電晶體之源極耦接至該第一電壓源，且該第二NMOS電晶體之汲極耦接至該第二電壓源。該第三NMOS電晶體之源極耦接至該第一電壓源，且該第四NMOS電晶體之汲極耦接至該第二電壓源。該第二NMOS電晶體之閘極與該第三NMOS電晶體之閘極彼此耦接，且係用以自該閂鎖器接收該對互補數位信號中之一第一數位信號。該第一NMOS電晶體之閘極與該第四NMOS電晶體之閘極彼此耦接，且係用以自該閂鎖器接收該對互補數位信號中之一反相第一數位信號。一第一節點係耦接至該第一NMOS電晶體之汲極與該第二NMOS電晶體之源極，用以輸出該對同等快速上升/快速下降之互補信號中之一緩衝後第一數位信號。一第二節點係耦接至該第三NMOS電晶體之汲極與該第四NMOS電晶體之源極，用以輸出該對同等快速上升/快速下降之互補信號中之一緩衝後反相第一數位信號。
    於一實施例中，該閂鎖電路包含一閘控D型閂鎖器。
    於一實施例中，該數位-類比轉換器進一步包含一測溫解碼器電路，用以接收一n位元二元碼，並輸出該數位信號至該閂鎖電路。
    關於本發明的優點與精神可以藉由以下發明詳述及所附圖式得到進一步的瞭解。
    圖一係繪示根據本發明之一實施例中的閂鎖電路100，其中包含閂鎖器110與以NMOS場效電晶體為主之緩衝器120。圖二係繪示採用閂鎖電路100的電流控制數位-類比轉換器200。圖一及圖二之詳細說明如下。
    閂鎖器110可為一閘控D型閂鎖器。於另一實施例中，閂鎖器110可其他種類且適用於此的閂鎖器。如圖一所示，閂鎖器110包含兩組串聯的NMOS：NMOS電晶體112與NMOS電晶體114，以及NMOS電晶體116與NMOS電晶體118。閂鎖器110進一步包含反相器104、106及108，其連接方式如圖一所示。由於閘控D型閂鎖器為已知技術，於此不贅述閂鎖器110的詳細架構和操作方式。簡言之，閂鎖器110接收第一數位信號D與時脈信號E，並輸出一對互補的中間信號QI和QBI，這兩個中間信號互為反相。
    以NMOS電晶體為基礎的緩衝器120包含在第一電壓源VSS與第二電壓源VDD間串聯的第一NMOS電晶體122、第二NMOS電晶體124。緩衝器120亦包含在第一電壓源VSS與第二電壓源VDD之間串聯的第三NMOS電晶體126、第四NMOS電晶體128。第一電壓源VSS與第二電壓源VDD的電位不同。舉例而言，第一電壓源VSS的電位可低於第二電壓源VDD的電位。
    第一NMOS電晶體122之源極耦接至第一電壓源VSS。第二NMOS電晶體124之汲極係耦接至第二電壓源VDD。第三NMOS電晶體126之源極係耦接至第一電壓源VSS。第四NMOS電晶體128之汲極係耦接至第二電壓源VDD。第一NMOS電晶體122之閘極與第四NMOS電晶體128之閘極彼此耦接且透過節點132自閂鎖器110接收中間信號QBI，也就是反相第一數位信號。第二NMOS電晶體124之閘極與第三NMOS電晶體126之閘極彼此耦接且透過節點136自閂鎖器110接收中間信號QI，也就是第一數位信號D。節點134係耦接至第一NMOS電晶體122之汲極與第二NMOS電晶體124之源極，用以輸出一緩衝輸出信號Q，也就是緩衝後第一數位信號。節點138係耦接至第三NMOS電晶體126之汲極與第四NMOS電晶體128之源極，輸出一互補緩衝輸出信號QB，也就是緩衝後反相第一數位信號。
    假設第一數位信號D的電位邏輯已由0轉為1，而隨著時脈信號E的某個升緣出現，NMOS電晶體112和114都會導通，使得NMOS電晶體112和114之汲極的電位被拉到接地電位，進而使第一NMOS電晶體122和第四NMOS電晶體128的閘極的電位也被拉降至接地電位而不再導通。由於第一NMOS電晶體122、第四NMOS電晶體128與第二電壓源VDD之間的連結被截斷，上述運作不會對中間信號QI與QBI造成任何實質影響。一旦中間信號QBI之電位降得夠低，中間信號QI之電位會開始上升，使得第三NMOS電晶體126與第二NMOS電晶體124開始導通。緩衝輸出信號Q的電位會因此往電壓源VDD的電位拉高，同時互補緩衝輸出信號QB的電位因為第三NMOS電晶體126的導通而朝向第一電壓源VSS的電位拉低。閂鎖器110此種「先斷後連」的特性避免了第一組NMOS電晶體(第一NMOS電晶體122與第二NMOS電晶體124)與第二組NMOS電晶體(第三NMOS電晶體126與第四NMOS電晶體128)中任何的尾電流(tail current)。
    不同於傳統閂鎖器，本發明實施例之閂鎖電路100不會導致圖二中差動PMOS電晶體對212及214被快速致能(enabling)/慢速禁能(disabling)。相較於以PMOS場效電晶體為基礎的緩衝器，以NMOS場效電晶體為基礎的緩衝器120能提供四倍的切換/導通速度。透過將同樣快速的信號Q與QB分別施於PMOS電晶體212及214的閘極，閂鎖電路100允許PMOS電晶體212及214被同時驅動。PMOS電晶體212及214的跳脫點(trip point)會接近第一電壓源VSS的電位，因此無須將PMOS電晶體212及214之閘極的電位拉高至第二電壓源VDD的電位來以確保PMOS電晶體212及214之完全切換。此下降後的電壓變化幅度有助於降低突波能量(glitch)和電力消耗。
    電流控制數位-類比轉換器200包含單位電路210與閂鎖電路100。單位電路210可為一單位電流電路。如圖二所示，單位電路210包含差動PMOS電晶體對212及214。PMOS電晶體212之源極係耦接至一共源極節點cs，以接收來自電流源(由PMOS電晶體216、218組成)的電流。PMOS電晶體212之汲極係耦接至第一負載222。PMOS電晶體212之閘極被耦接為自閂鎖電路100接收輸出信號Q(在圖二中被標示為gn)，也就是緩衝後第一數位信號D。PMOS電晶體214之源極係耦接至共源極節點cs。電晶體214的汲極係耦接至第二負載224。PMOS電晶體214之閘極被耦接為自閂鎖電路100接收互補輸出信號QB(在圖二中被標示為gp)，也就是緩衝後反相第一數位信號D。PMOS電晶體212及214的輸出(例如差動輸出電壓)即構成代表第一數位信號D之一類比信號。
    於一實施例中，如圖二所示，電流控制數位-類比轉換器200可進一步包含測溫解碼器電路230。電流控制數位-類比轉換器200可相對應地包含2n-1個閂鎖電路100和2n-1個單位電路210，測溫解碼器電路230接收一n位元二進位碼並分別作為一第一數位信號D提供至每個閂鎖電路100，每個閂鎖電路100再各自驅動其相對應之單位電流電路210中的差動PMOS電晶體對212及214。
    圖三呈現了未經緩衝之解碼器與根據本發明之經緩衝後閂鎖器的模擬結果。圖四則係用以呈現利用根據本發明之一實施例中的以NMOS場效電晶體為基礎之緩衝器所達成的工作週期切換狀況。圖三及圖四的詳細說明如下。
    圖三的最下方為閂鎖器的差動輸出電壓：gd=gp-gn。由此可看出，經緩衝後閂鎖器(例如閂鎖電路100)的斜率大致三倍高於未經緩衝之閂鎖器的斜率。如圖三所示，在有NMOS緩衝器的情況下，電壓gp的上升速度非常緩慢，甚至到時脈週期結束前都可能無法穩定下來。然而，這對單位電流電路中的PMOS差動電晶體對來說並不會造成問題，因為PMOS電晶體212及214之閘極間只需要微小的電壓差異(例如0.2V)就可以達成99.9%的電流切換(此處亦將尺寸納入考量)。此外，如圖四所示，初始電壓變化很小，於此模擬中少於50mV。這樣的初始電壓變異因此能提供較低的時間變異(於此模擬中少於3微微秒)。
    須說明的是，前述耦接或連接關係可為直接或非直接，且可為透過多種介面。藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
    100‧‧‧閂鎖電路
    110‧‧‧閂鎖器
    120‧‧‧以NMOS場效電晶體為基礎之緩衝器
    112、114、116、118、122、124、126、128‧‧‧NMOS電晶體
    104、106、108‧‧‧反相器
    VSS‧‧‧第一電壓源
    VDD‧‧‧第二電壓源
    E‧‧‧時脈信號
    D‧‧‧第一數位信號
    QI、QBI‧‧‧中間信號
    Q‧‧‧緩衝後第一數位信號
    QB‧‧‧緩衝後反相第一數位信號
    132、134、136、138‧‧‧節點
    200‧‧‧電流控制數位-類比轉換器
    210‧‧‧單位電路
    212、214‧‧‧差動PMOS電晶體對
    222、224‧‧‧負載
    cs‧‧‧共源極節點
    216、218‧‧‧PMOS電晶體
    230‧‧‧測溫解碼器電路
    圖一係繪示根據本發明之一實施例中的閂鎖電路，其中包含閂鎖器與以NMOS場效電晶體為基礎之緩衝器。
    圖二為係繪示根據本發明之一實施例中利用圖一之閂鎖電路實現的電流控制數位-類比轉換器。
    圖三呈現了未經緩衝之解碼器與根據本發明之經緩衝後閂鎖器的模擬時序圖。
    圖四係用以呈現利用根據本發明之一實施例中以NMOS場效電晶體為基礎之緩衝器所達成的工作週期切換時序圖。
    圖五為傳統閂鎖器之示意圖。
    100‧‧‧閂鎖電路
    110‧‧‧閂鎖器
    120‧‧‧以NMOS場效電晶體為基礎之緩衝器
    112、114、116、118、122、124、126、128‧‧‧NMOS電晶體
    104、106、108‧‧‧反相器
    VSS‧‧‧第一電壓源
    VDD‧‧‧第二電壓源
    E‧‧‧時脈信號
    D‧‧‧第一數位信號
    QI、QBI‧‧‧中間信號
    Q‧‧‧緩衝後第一數位信號
    QB‧‧‧緩衝後反相第一數位信號
    132、134、136、138‧‧‧節點
    权利要求:
    Claims (13)
    [1] 一種數位-類比轉換器，包含：一閂鎖電路，包含以NMOS場效電晶體為基礎之一緩衝器，該閂鎖電路係供接收一第一數位信號及一時脈信號，並根據該時脈信號透過該緩衝器輸出一第二數位信號，該第二數位信號與該第一數位信號相關；以及一單位電路，耦接至該閂鎖電路，用以接收該第二數位信號並輸出代表該第一數位信號之一類比信號。
    [2] 如申請專利範圍第1項所述之數位-類比轉換器，其中該閂鎖電路包含：一閂鎖器，用以接收該第一數位信號及該時脈信號，並根據該時脈信號輸出該第一數位信號及一反相第一數位信號，該反相第一數位信號與該第一數位信號彼此反相；以及以NMOS場效電晶體為基礎之該緩衝器，被耦接自該閂鎖器接收該第一數位信號與該反相第一數位信號，並輸出一緩衝後第一數位信號與一緩衝後反相第一數位信號，該緩衝後反相第一數位信號與該緩衝後第一數位信號彼此反相，該緩衝後第一數位信號與該緩衝後反相第一數位信號其中之一作為該第二數位信號。
    [3] 如申請專利範圍第2項所述之數位-類比轉換器，其中以NMOS場效電晶體為基礎之該緩衝器包含：一第一組NMOS電晶體，包含串連之一第一NMOS電晶體及一第二NMOS電晶體，該第一NMOS電晶體汲極耦接至該第二NMOS電晶體之源極，該第一NMOS電晶體之源極耦接至一第一電壓源，該第二NMOS電晶體之汲極耦接至一第二電壓源，該第一電壓源之電位不同於該第二電壓源之電位；以及一第二組NMOS電晶體，包含串連之一第三NMOS電晶體及一第四NMOS電晶體，該第三NMOS電晶體之汲極耦接至該第四NMOS電晶體之源極，該第三NMOS電晶體之源極耦接至該第一電壓源，該第四NMOS電晶體之汲極耦接至該第二電壓源，其中：該第一NMOS電晶體之閘極與該第四NMOS電晶體之閘極彼此耦接且自該閂鎖器接收該反相第一數位信號；該第二NMOS電晶體之閘極與該第三NMOS電晶體之閘極彼此耦接且自該閂鎖器接收該第一數位信號；一第一節點，耦接至該第一NMOS電晶體之汲極與該第二NMOS電晶體之源極，用以輸出該緩衝後第一數位信號；以及一第二節點，耦接至該第三NMOS電晶體之汲極與該第四NMOS電晶體之源極，用以輸出該緩衝後反相第一數位信號。
    [4] 如申請專利範圍第2項所述之數位-類比轉換器，其中該單位電路包含一對差動PMOS場效電晶體，其中包含：一第一PMOS電晶體，具有：一源極，耦接至一電流源，一汲極，耦接至一第一負載，以及一閘極，被耦接為接收該緩衝後第一數位信號；以及一第二PMOS電晶體，具有：一源極，耦接至該電流源，一汲極，耦接至一第二負載，以及一閘極，被耦接為接收該緩衝後反相第一數位信號。
    [5] 如申請專利範圍第1項所述之數位-類比轉換器，進一步包含：一測溫解碼器電路，用以接收一n位元二元碼，並於根據該n位元二元碼轉換為該第一數位信號後，將該第一數位信號輸出至該閂鎖電路。
    [6] 一種數位-類比轉換器，包含：一測溫解碼器電路，用以接收一n位元二元碼，並將該n位元二元碼轉換為代表該n位元二元碼之複數個數位信號；以及複數個單位電路，其中之至少一單位電路包含：一閂鎖電路，被耦接為接收一時脈信號與該複數個數位信號中之一數位信號做為一第一數位信號，該閂鎖電路包含以NMOS場效電晶體為基礎之一緩衝器，用以根據該時脈信號輸出一緩衝後第一數位信號與一緩衝後反相第一數位信號，該緩衝後反相第一數位信號與該緩衝後第一數位信號彼此反相；以及一對差動PMOS場效電晶體，其中包含一第一PMOS電晶體與一第二PMOS電晶體，該第一PMOS電晶體之開啟或關閉切換受該緩衝後第一數位信號控制，該第二PMOS電晶體之開啟或關閉切換受該緩衝後反相第一數位信號控制，藉此使該對差動PMOS場效電晶體輸出一類比信號，以代表該第一數位信號。
    [7] 如申請專利範圍第6項所述之數位-類比轉換器，其中該閂鎖電路包含：一閂鎖器，用以接收該時脈信號，並自該測溫解碼器電路接收該複數個數位信號分別做為一第一數位信號，並根據該時脈信號輸出該第一數位信號與一反相第一數位信號，該反相第一數位信號與該第一數位信號彼此反相；以及以NMOS場效電晶體為主之該緩衝器，被耦接為自該閂鎖器接收該第一數位信號與該反相第一數位信號，並輸出一緩衝後第一數位信號與一緩衝後反相第一數位信號，該緩衝後反相第一數位信號與該緩衝後第一數位信號彼此反相，該緩衝後第一數位信號與該緩衝後反相第一數位信號其中之一作為該第二數位信號。
    [8] 如申請專利範圍第7項所述之數位-類比轉換器，其中以NMOS場效電晶體為主之該緩衝器包含：一第一組NMOS電晶體，包含串連之一第一NMOS電晶體及一第二NMOS電晶體，該第一NMOS電晶體汲極耦接至該第二NMOS電晶體之源極，該第一NMOS電晶體之源極耦接至一第一電壓源，該第二NMOS電晶體之汲極耦接至一第二電壓源，該第一電壓源之電位不同於該第二電壓源之電位；以及一第二組NMOS電晶體，包含串連之一第三NMOS電晶體及一第四NMOS電晶體，該第三NMOS電晶體之汲極耦接至該第四NMOS電晶體之源極，該第三NMOS電晶體之源極耦接至該第一電壓源，該第四NMOS電晶體之汲極耦接至該第二電壓源，其中：該第一NMOS電晶體之閘極與該第四NMOS電晶體之閘極彼此耦接且自該閂鎖器接收該反相第一數位信號；該第二NMOS電晶體之閘極與該第三NMOS電晶體之閘極彼此耦接且自該閂鎖器接收該第一數位信號；一第一節點，耦接至該第一NMOS電晶體之汲極與該第二NMOS電晶體之源極，用以輸出該緩衝後第一數位信號；以及一第二節點，耦接至該第三NMOS電晶體之汲極與該第四NMOS電晶體之源極，用以輸出該緩衝後反相第一數位信號。
    [9] 一種數位-類比轉換器，包含：一單位電路，其中包含耦接於一電流源與一負載間之一對差動PMOS場效電晶體，該對差動PMOS場效電晶體包含一第一PMOS電晶體與一第二PMOS電晶體，當該第一PMOS電晶體與該第二PMOS電晶體係由一對互補信號驅動時，該對差動PMOS場效電晶體輸出相對應之一類比信號；一閂鎖電路，用以接收並閂鎖一數位信號，並且根據一時脈信號輸出對應於被閂鎖之該數位信號之一對互補數位信號；以及一緩衝電路，耦接於該閂鎖電路與該對差動PMOS場效電晶體之間，用以緩衝該對互補數位信號，並輸出一對同等快速上升/快速下降之互補信號，以同時驅動該第一PMOS電晶體與該第二PMOS電晶體輸出該類比信號。
    [10] 如申請專利範圍第9項所述之數位-類比轉換器，其中該緩衝電路包含以NMOS場效電晶體為基礎之一緩衝器，用以緩衝來自該閂鎖電路之該對互補數位信號，並輸出該對同等快速上升/快速下降之互補信號。
    [11] 如申請專利範圍第10項所述之數位-類比轉換器，其中以NMOS場效電晶體為基礎之該緩衝器包含：一第一組NMOS電晶體，包含一第一NMOS電晶體及一第二NMOS電晶體，該第一組NMOS電晶體係串連於一第一電壓源與一第二電壓源之間，該第一電壓源之電位不同於該第二電壓源之電位；以及一第二組NMOS電晶體，包含一第三NMOS電晶及一第四NMOS電晶體，該第二組NMOS電晶體係串連於該第一電壓源與該第二電壓源之間，其中：該第一NMOS電晶體之源極耦接至該第一電壓源，該第二NMOS電晶體之汲極耦接至該第二電壓源；該第三NMOS電晶體之源極耦接至該第一電壓源，該第四NMOS電晶體之汲極耦接至該第二電壓源；該第二NMOS電晶體之閘極與該第三NMOS電晶體之閘極彼此耦接，且係用以自該閂鎖器接收該對互補數位信號中之一第一數位信號；該第一NMOS電晶體之閘極與該第四NMOS電晶體之閘極彼此耦接，且係用以自該閂鎖器接收該對互補數位信號中之一反相第一數位信號；一第一節點，耦接至該第一NMOS電晶體之汲極與該第二NMOS電晶體之源極，用以輸出該對同等快速上升/快速下降之互補信號中之一緩衝後第一數位信號；以及一第二節點，耦接至該第三NMOS電晶體之汲極與該第四NMOS電晶體之源極，用以輸出該對同等快速上升/快速下降之互補信號中之一緩衝後反相第一數位信號。
    [12] 如申請專利範圍第9項所述之數位-類比轉換器，其中該閂鎖電路包含一閘控D型閂鎖器。
    [13] 如申請專利範圍第9項所述之數位-類比轉換器，進一步包含：一測溫解碼器電路，用以接收一n位元二元碼，並輸出該數位信號至該閂鎖電路。
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